为了提升防御窃听攻击能力并保障CIS信息安全，人们提出了一种基于可实现业务流切片与并行计算的MFVC的安全策略。采用基于MFVC的安全策略能有效地排除这一安全隐患，图8-4和图8-4分别展示了这一安全策略的过程与优势。因此，这种基于MFVC的安全策略可以同时增加安全性与频谱效率。图8-4一般传输模式与安全策略的对比在所提出的安全策略中，由于CIS的传输模式变成了并行传输，所以计算EP值的公式不再适用于对业务被窃听概率的评估。......
2025-09-29
多时钟时序约束的优化策略
【摘要】：如图6.34所示，时钟周期定义为10ns，按设计规格，加法器的延迟为6个时钟周期。图6.34 多时钟电路设计如图6.35所示，DC将会仅仅在第6个时钟上升沿，即60ns处，建立时序分析。图6.36 多时钟保持时间约束保持时间将会提早5个时钟周期，所以加法器d允许延迟为Thold＜加法器允许的延迟＜60-Tsetup。图6.37是另一个多时钟周期的例子，图中乘法器运算为2个时钟周期，加法器运算为1个时钟周期，其约束为图6.37 多时钟电路设计
前面的设计约束中，我们默认了信号变化要在一个时钟周期内完成，并且达到稳定值，以满足寄存器建立时间和保持时间的要求。但是在有些设计中，某些特殊的路径并不能或者不需要一个时钟周期内完成。如图6.34所示，时钟周期定义为10ns，按设计规格，加法器的延迟为6个时钟周期。那么该如何约束电路呢？
图6.34 多时钟电路设计
如图6.35所示，DC将会仅仅在第6个时钟上升沿，即60ns处，建立时序分析。这里允许加法器最大延迟是：60-Tsetup。
图6.35 多时钟建立时间约束
默认的保持时间分析是在建立时间分析的前一周期。如果照这样分析，DC会在50ns处分析电路有无违反保持要求，即要求加法器的最小延迟为：50+Thold。
要用DC综合出一条同时满足上述两个约束的路径会极大增加电路的复杂度。在时间为60ns的时刻，引起寄存器Creg的D引脚变化是在时钟Clk在0ns时刻的触发沿。所以应该在0ns处做保持时间检查，如图6.36所示。
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图6.36 多时钟保持时间约束
保持时间将会提早5个时钟周期，所以加法器d允许延迟为Thold＜加法器允许的延迟＜60-Tsetup。
图6.37是另一个多时钟周期的例子，图中乘法器运算为2个时钟周期，加法器运算为1个时钟周期，其约束为
图6.37 多时钟电路设计
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2025-09-29
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