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静态时序分析的作用及优化方法

2025-09-29 理论教育版权反馈

【摘要】：图6.9 DC的静态时序分析静态时序分析可以不通过动态仿真就确定电路是否满足时间的约束。静态时序分析主要包括3个主要步骤。图6.10 时序路径如图6.11所示，图中共有5个终点，CLK1控制3个终点，共有8条路径。这12条路径被分为3个路径组分别是CLK1、CLK2和默认路径组。图6.11 时序路径组在计算路径延迟时，DC把每一条路径分成时间弧，时间弧描述单元或连线的时序特性。

在进行综合时，DC用内建的静态时序分析工具Design Time来估算路径的延迟以指导优化，并用Design Time来产生时序报告，如图6.9所示。

图6.9 DC的静态时序分析

静态时序分析可以不通过动态仿真就确定电路是否满足时间的约束。静态时序分析主要包括3个主要步骤。

1）把设计分解成时间路径的集合；

2）计算每一条路径的延迟；

3）所有的路径延迟都要做检查，把它与时间的约束比较，看它们是否满足约束的要求。

DC通过下面的方法把设计分解为时序路径的集合。每条路径都有一个终点和一个起点。

起点：

◆除了时钟以外的输入端口；

◆时序器件的时钟端口。

终点：

◆除了时钟以外的输出端口；(https://www.chuimin.cn)

◆时序器件除时钟端口外的其他输入端口。

如图6.10所示，CURRENT_DESIGND的时序路径的起点有A、B、FF2/CLK_IN和FF3/CLK_IN，终点有C、D、FF2/D和FF3/D。将这些起点和终点连在一起可以得到4条时序路径，分别为path1、path2、path3和path4。

为了便于分析时序，时序路径又被分组。路径按照终点控制它的时钟进行分组，如果路径不被时钟控制，这些路径被归类为默认路径组。我们可以用report_path_group命令来报告当前设计中路径分组情况。

图6.10 时序路径

如图6.11所示，图中共有5个终点，CLK1控制3个终点，共有8条路径。CLK2控制一个终点，共有3条路径。输出端口为一终点，它不受任何时钟控制，只有一条路径，属于默认组。这12条路径被分为3个路径组分别是CLK1、CLK2和默认路径组。

图6.11 时序路径组

在计算路径延迟时，DC把每一条路径分成时间弧，时间弧描述单元或连线的时序特性。单元的时间弧由工艺库定义，包括：

◆单元的延迟；

◆时序检查（触发器的setup/hold检查、clk→q的延迟等）。

连线的时间弧由网表定义。路径的延迟与起点的边沿有关，图6.12中，假设连线延迟为0，如果起点为上升沿，则该条路径的延迟等于1.5ns。如果起点为下降沿，则该条路径的延迟为2.0ns。这说明单元的时间弧是边沿敏感的。